[verilog] Flip-Flop vs. Latch 차이와 표현

후.... 글을 쓰면 어느 정도 마음이 진정되는 효과가 있다.

나만 그런지는 모르지만 

나는 운동, 음악, 글쓰기가 나의 스트레스 해소법 인것 같다.

그래서 오늘도 언제나처럼 블로깅을 한다.

1.     Flip-Flop vs. Latch 차이

            A. Latch는 입력신호가 인가되는 순간 바로 출력되지만 Flip-Flop은 

               clock의 (상승 또는 하강)Edge에서 입력신호만 출력에 반영

            B. Latch는 clock신호와 무관하게 출력이 결정되는 

               Asynchronous(비동기식)이고 F/F은 clock신호에 맞추어

               출력이 결정되기 때문에 Synchronous(동기식)이라고 함

2.     Verilog에서 Flip-Flop과 Latch의 표현

            A. Flip-Flop rising edge 동작 verilog code

               module D_FF(D,Clk,Q);

                 input D, Clk;

                 ouput reg Q;

                 always@(posedge Clk) // Clk이 상승 edge일 때 Q<=D 동작

                  if(Clk) Q<=D;

              endmodule

       B. Latch 동작 verilog code

               module D_latch(D,Clk,Q);

                 input D,Clk;

                 output reg Q;

                 always@(D,Clk) // Clk이 high(1)일 때 Q<=D 동작

                   if(Clk) Q<=D;

               endmodule