[ASIC/SoC] 저전력 SoC 설계 기술 - 01.저전력 설계 기술이 필요한 이유

이번에는 최근 웨어러블과 IoT 등으로 반도체에서 핵심이 되고 있는 '저전력' 기술에 대해서 알아보자.

< 공정기술 변천에 따른 Leakage-Dynamic Power 동향 >

전자 설계 자동화(EDA : Electronic Design Automation) 이란 PCB부터 IC 설계까지 컴퓨터 프로그램을 이용한 전자제품 설계를 뜻하는 용어로 1980년대 초 본격적인 상용 EDA 툴 시장이 형성되었다. 이 후 EDA 툴은 성능(speed), 칩 면적(area), 생산성 최적화 등을 중심으로 빠르게 발전하였다. 하지만 최신 반도체 칩의 높은 직접도 및 빠른 동작속도에 따른 동적소비전력 증가나 공정기술 발전에 의한 누설전류 급증현상은 과거 무시 가능하였던 전력 문제를 부각시켰다. 따라서 저전력 기술이 필요한 이유와 기술에 대해서 알아보자.

< 반도체 소모 전력 분석 >

반도체 칩 소비전력은 동적전력(Dynamic Power)와 정적전력(Static Power)로 구성된다. 동적전력은 용량성 부하(C, L)이 충방전하면서 소모되는 전력으로 트렌지스터 short circuit 전류(Isc)와 스위칭 전류(Iswitch)에 의해 발생되며, 트랜지스터 동작주파수 및 동작 전압 제곱 값에 비례한다. 반면 정적전력은 문턱아래 누설(sub-threshold leakage), 게이트 산화막 누설(gate oxide leakage), P-N접합 다이오드 누설 등 트랜지스터의 구조적 특징에 의해 발생하는 누설전력으로, 동작전압에 비례하고 문턱전압(Vth)에 반비례하는 특성을 지닌다.

< 문턱전압과 누설전류 상관관계 >

따라서 저전력 구동전압과 동작주파수를 낮추고 높은 문턱전압을 갖는 공정을 선택할 수 있지만, 이 경우 트랜지스터 특성으로인해 회로의 동작속도가 제한되고 게이트 간 신호 Delay가 길어져 회로 성능 저하가 유발된다.
(누설 전류는 공정이 낮아질수록 이동하면 안되는 전자가 이동하는 현상)

< 저전력 설계 기술 적용 현황 >

이러한 이유로 FinFET, FD-SOI 등 새로운 공정기술 연구가 활발히 진행되고 있으며, 다양한 저전력 기법들이 적용되고 있다.

참조 문서 : 정보통신기술진흥센터 - 저전력SoC설계를 위한 파워인식 EDA 툴 최신 동향