[ASIC/SoC] 저전력 SoC 설계 기술 - 02.저전력 기술 설명

저전력기술에는 다음과 같은 기술들이 있는데 하나씩 알아보자.

1. 클록게이팅

< 클록게이팅 기술 >

RTL 수준에서 쉽게 구현이 가능한 기술로 데이터 값의 변화가 없는 레지스터의 클록을 차단하여 동적 파워 소모를 차단하고자 하는 기법이다. 다른 저전력 기술에 비해 구현이 용이하다는 장점이 있으나, 게이팅 로직 추가로 인한 전력 소모 부담이 존재한다.

2. 파워게이팅

< 파워게이팅 구성도 >

특정 기간 동안 동작하지 않는 블록의 전원을 차단하여 전력을 절감하고자 하는 기술로 동적/정적 전력 소비에 모두 효과적이다. 하지만 전원이 차단되기 직전의 상태값을 저장하기 위한 retention 레지스터, 파워 on/off 용 스위치, Power Management Unit 로직 등이 추가로 필요하며, 이로 인한 전력 소모 및 설계 비용이 상승하게 된다. 

3. 다중문턱전압

< 다중문턱전압 구현 방식 >

다중문턱전압 방식은 트랜지스터의 문턱전압과 누설전류 사이의 특징을 이용하여 time-critical 한 경로에 있는 로직들은 low-Vth 소자를 사용하고, 그 외 경로에는 high-Vth 소자를 사용하여 누설전력을 줄이고자 한 기술이다.

4. 다중 동작전압 및 DVFS

      < 동작전압 vs. 처리속도 >                      < 다중동작전압 구성도>

트랜지스터는 동작전압이 낮을수록 소모 전류가 줄어드는 반면, 게이트 간 신호 Delay는 증가하여 시스템 동작 속도가 저하된다. 이러한 특징을 이용한 다중 동작전압 기법은 고속 동작이 필요한 CPU, RAM 등의 블록과 저속 동작이 허용되는 주변장치의 전원을 분리하여 불필요한 Power 소모를 줄이고자 한 저전력 설계 기술이다. 또한 DVFS(Dynamic Voltage Frequency Scaling)는 전압뿐 아니라 주파수도 task deadline에 따라 스케일링하여 전력 효율을 극대화 한다. 하지만 시스템 복잡도 및 변동성이 증가게 된다.

이에 따라 EDA 벤더들이 저전력을 위한 기술을 체계적으로 구축하여 적용하고 있으며 앞으로 계속적으로 발전하여 효과적인 솔루션을 제공할 것으로 기대하고 있다.

참조 문서 : 정보통신기술진흥센터 - 저전력SoC설계를 위한 파워인식 EDA 툴 최신 동향